Paramètres de radio pour logiciels universels USRP-LW N321

Vue d'ensemble du produit

L'USRP-LW N321 est un SDR réseau qui fournit une fiabilité et une tolérance aux pannes pour le déploiement dans des systèmes sans fil à grande échelle et distribués.Il s'agit d'un SDR de haute performance qui fournit 2 canaux RX et 2 canaux TX dans une taille de RU de moitié de largeur.Chaque canal peut fournir une bande passante instantanée allant jusqu'à 200 MHz et couvrir une plage de fréquences étendue de 3 MHz à 6 GHz.Le processeur à bande de base utilise Xilinx Zynq-7100 SoC pour fournir un grand FPGA programmable par l'utilisateurIl dispose de deux ports SPF + et d'un port QSFP +, prend en charge les interfaces 1 GbE, 10 GbE et Aurora, et peut diffuser un IQ à haut débit vers le PC hôte ou le coprocesseur FPGA.L'architecture de synchronisation flexible prend en charge la référence d'horloge de 10 MHz, référence de temps PPS, entrée TX et RX LO externe et GPSDO, qui peuvent réaliser une plateforme de test MIMO cohérente en phase.

Principales caractéristiques

1.Déploiement fiable et tolérant aux défauts 2.Capacités de gestion à distance 3.Opération autonome (incorporée) ou basée sur l'hôte (flux réseau) 4.Entièrement intégré et assemblé (USRP N321 ne prend pas en charge les cartes filles échangeables) 5.3 MHz à 6 GHz étendue gamme de fréquences 6.Prévalence instantanée de bande passante allant jusqu'à 200 MHz par canal 7.2RX,2TX 8.RX,TX Filtreur 9.14 bits ADC, 16 bits DAC 10.Tempourage de l'horloge:200,245.76250 MS / s 11. Xilinx Zynq-7100 SoC 12. Dual-core ARM Cortex-A9 800 MHz CPU 13.1 Port QSFP + 14.2 Ports SFP + (1 Gigabit Ethernet, 10 Gigabit Ethernet, Aurora) 15. RJ45 ((1 GbE) 16. Référence de l'horloge 17.Temps de référence en SPA 18.Ports d'entrée et de sortie externes RX LO, TX LO 19.Port d'accueil USB de type A GPSDO 20.1 21.1 port micro-USB (console série, JTAG) 22.Timer de surveillance 23.OpenEmbedded Linux 24.Le pilote matériel USRP (UHD3).15.0.0 ou supérieur) et API de logiciel open source version 25.RFNoCTM FPGA Development Framework

Indice technique: